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verilog中多位可数据可以和一位数据进行异或吗?

发布时间:2019-06-12 09:58 来源:未知 编辑:admin

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  高位补0不是有问题嘛,例如a【9:0】与1进行异或,我想实现的是a中所有的数与1进行异或,求指点。。谢谢那就再添加一个变量 a1【9:0】 然后将a移位与1异或 即a中所有的数与1进行异或 结果存入a1【9:0】中

  仿真结果是只与多位的最低位进行了异或,而其余的位没有变化,这不是我想要的结果,希望可以指点,谢谢从仿真结果初步分析,多位的最低位进行了异或,而高位并没有进行任何运算,也就是保持不变。为了证明这一点:你还可以将程序稍加修改,改为相与(相或,同或),看高位是否发生变化,若依旧没有变化,那么以上论点成立,如果发生了变化,根据结果继续分析!

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